Aplicação de CGP na síntese de circuitos tolerantes a falhas

Abstract

O avanço tecnológico tem permitido a miniaturização de circuitos, aumentando a densi- dade de transistores e portas lógicas. No entanto, essa complexidade crescente também eleva a suscetibilidade a defeitos, exigindo novas abordagens para o design de circuitos digitais robustos. A Programação Genética Cartesiana (CGP) surge como uma técnica promissora, capaz de evoluir circuitos lógicos com desempenho superior, especialmente em cenários onde a tolerância a falhas é crítica. Este trabalho aplicou a CGP na evolução de circuitos combinacionais básicos, como geradores de paridade ímpar, simulando falhas de componentes durante o processo evolutivo. A estratégia (1 + 𝜆) foi utilizada para guiar a evolução, com a injeção de falhas no cálculo do fitness e a introdução de ruído esto- cástico para evitar a estagnação em máximos locais. Os resultados demonstraram que os circuitos evoluídos apresentaram maior robustez em comparação com soluções mínimas do estado da arte, com um aumento de 18,9% no fitness em cenários de falha única. Em cenários estocásticos, onde a probabilidade de falha variou de 1% a 5%, os circuitos evoluí- dos também se mostraram superiores, embora com diferenças menos expressivas. Apesar do aumento no tamanho dos circuitos, a abordagem mostrou-se eficaz para melhorar a tolerância a falhas, explorando conceitos como redundância e degeneração, inspirados em sistemas biológicos.